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硬件工程师培训教程（十三）
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来源： 作者：方舟 发布时间：2008-08-14
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Intel 公司于2001 年8 月底发布的1.9 和2.0GHz 的Pentium 4 仍然采用0.18 微米的Willamette 内 核。我们曾经很希望看到此次发表的S o c k e t 4 78 接口P e n t i u m 4 采用代号为N o r t h w o od 的新核心。
不过，I n t el 可能在0 .13 微米制程上碰到了一些麻烦。
5 .I t a n i um 处理器
大多数熟悉计算机的爱好者一定都听过M e r c ed 这个名字，现在I n t el 已经正式把它命名为
Itanium 。这将是Intel 第一款执行IA-64 指令的微处理器。它采用了EPIC(Explicitly Parallel In-
s t r u c t i o n C o de，显性并行指令计算)技术，可实现每时钟周期高达20 次运算。I t a n i um 有128 个 整数和多媒体寄存器，1 28 个82 位浮点寄存器，64 个论断寄存器，8 个分支寄存器。这么多的寄
存器允许Intel 整合动态寄存器堆栈引擎，这将大大提高处理能力。第一代IA-64 的处理器通过它们
的浮点单元可每秒执行60 亿次浮点操作。
(1)Itanium 的主要物理参数
• 该处理器具有3 级高速缓存，包括2 MB 或4 MB 三级高速缓存、9 6 KB 二级高速缓存和3 2 KB 一级
高速缓存，缩短了内存等待时间。
• 首批产品采用733MHz 和800MHz 主频。
• 2 2 6 6 M Hz 数据总线，以2 .1 G B /s 带宽支持快速系统总线处理。
• “机器检查体系结构”(M C A)、完善的错误记录、高速缓存和系统总线纠错码(E C C)设计提供
了先进的错误检测、纠正和处理能力。
• 64 位数据总线(以及8 位E C C)。
• 3 英寸×5 英寸插盒，包括安腾处理器和高达4 MB 的盒上3 级高速缓存。
• 专用的边缘电源接头为处理器和高速缓存设备提供单独电压，从而提高信号的完整性。
• 硬件内建I A -32 指令二进制兼容性。
• C C PU 中晶体管数量为2 5 00 万个，高速缓存中有3 亿个。
(2)Itanium 的主要性能指标
• 一体化的2 MB 或4 MB 盒上三级高速缓存。以处理器主频全速运行，采用4 路成组相联设计和 64 字节高速缓存线。采用全面的流水线和优化设计，使用1 28 位宽高速缓存总线以12.8GB/s 带宽实 现快速数据访问。
• 一体化的9 6 KB 二级高速缓存，6 路成组相联结构，采用全面的流水线设计和64 位高速缓存 线。
• 一级高速缓存为3 2 KB，数据高速缓存与指令高速缓存分开(1 6 KB 数据/1 6 KB 指令)。4 路成组
相联结构，采用全面的流水线设计和32 字节高速缓存线。
• 高度并行的流水线硬件，10 级流水线。
• 两个整数单元和两个内存单元，每时钟周期能够执行4 条A LU 指令。
• 浮点(FP)计算单元包含两个以82 位运算数运行的FMAC(浮点相乘累积)单元。每个FMAC 单元每 时钟周期能够执行两次浮点运算，支持单精度、双精度和扩展双精度。
• 两个额外的FP 多媒体单元，每个单元能够执行两条单精度FP 运算。与常规的F M AC 相结合， 每时钟周期能够执行8 次单精度FP 运算，最高结果可达6 .4 G F L O PS 。
• 44 位物理内存寻址能力。
• 集成的系统管理特性，提供温度监测和插盒识别信息。
• 先进的载入地址表(A L A T)，包括32 个条目，采用2 路成组相联高速缓存设计，支持推测执
行，最小的内存等待时间和更高性能。
• 两层数据转换后备缓冲器(D T L B)——在D T L B 1(全部相关联)中有32 个条目；在DTLB2 中有96
个条目。另外，系统软件(O S)可以单独使用48 个转换寄存器(T R)，存储关键的虚拟到物理地址转
换。
• 指令转换后备缓冲器(I T L B)包含64 个条目，并且相互之间完全相关。
• “显性并行指令集计算”(E P I C)技术，通过最大限度地发挥硬件和软件的协同作用，提高了 指令级并行运算能力。Itanium 体系结构为编译器提供了多种机制，用于与处理器交流编译器时间信 息，如分支和高速缓存提示。此外，这种体系结构使编译代码能够通过创新的指令格式来更有效地 管理处理器硬件。这些交流机制能够最大限度地减少分支损耗，减少高速缓存未命中的次数，同时 实现更强的并行运算能力，而这一点要比代码中固有的并行运算能力显著得多。
• 推测:使编译器在进行分支和存储之前提前安排载入指令，以缩短内存等待时间，进而实现 更高性能。
• 预测:通过消除分支和分支预测错误造成的相关损耗来提高性能。
• 并行运算:使编译器能够为处理器提供更多信息，确保处理器能够持续并行执行多项运算，进 而提供更高的性能和可扩展性。
• 寄存器堆栈:利用由寄存器堆栈引擎(RSE)管理的灵活的整数 寄存器模型来减少呼叫/返回程序开销。
• 寄存器循环:在硬件中自动为寄存器重命名，以提高软件循环性能 ，不需要满足传统方式中的额外要求。
• 分支/存储提示:提高分支预测率并缩短内存等待时间。
• SIMD 指令集:通过使每条指令在多个整数运算数或浮点运算 数上执行而显著地提高了多媒体应用的性能。
• 海量寄存器资源:1 28 个整数寄存器，1 28 个浮点寄存器，8个分支寄存器和64 个分支预测寄存器。
• 增强的延迟事务处理能力，提高总线效率。
• 增强版低电压AGTL+(AdvancedGunningTransceiverLogic)信 号技术。
当然 ，这款全新的CPU 也有缺点，由于它对I A -64 的关注，使得它在当前的I A -32 架构上表现 欠佳。我们不知道市场对这种抛弃过去来换取性能的做法到底能承受到什么程度？但一开始，支持 它的软件一定很少，而且售价昂贵，主流市场不可能有它的容身之处，只有高端工作站和服务器市 场才是它适合待的地方。
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